IT之家 3 月 10 日讯息，科技媒体 Ars Technica 昨日（3 月 9 日）发布博文，通过底层数据标明， M5 系列芯片的架构改造，并非糟塌更名旧版中枢，而是为专科级高负载使命流带来了实质性的算力飞跃。
IT之家此前报说念，苹果在 M5 Pro 和 M5 Max 芯片上，破损了成例的“双中枢”架构，为 M5 系列芯片引入了三种不同类型的 CPU 中枢。
在架构方面，苹果 2026 款 MacBook Pro 搭载的 M5 Pro 与 M5 Max 芯片不再聘请将总共组件整合在单一芯片（Die）上的传统缱绻。相悖，苹果引入了全新的交融架构，闲暇制造 CPU 模块与 GPU 模块，随后封装在合并块芯片内。
苹果自研 Apple Silicon 芯片之是以具备出奇的能效比，其遑急原因在于高效均衡“能效中枢”（Efficiency）与“性能中枢”（Performance），前者负责解决平时轻量级任务以延迟续航，后者则用于搪塞高负载场景。
而在全新定名体系下，苹果将原有的“性能中枢”端庄更名为“超等中枢”（Super Core），并将“性能中枢”（Performance Core）这一称呼赋予了新增的中间层级中枢。IT之家附上关连称呼对比如下：
“大”核“中”核“小”核GPU 中枢内存带宽M5 Max最多 6（“super”）最多 12（“performance”）0最多 40最高 614 GB/sM5 Pro最多 6（“super”）最多 12（“performance”）0最多 20307 GB/s MHzM54（“super”）06最多 10153 GB/sM4 Max最多 12（“performance”）04最多 40最高 546 GB/sM5最多 10（“performance”）04最多 20273 GB/sM44（“performance”）06最多 10120 GB/s
{jz:field.toptypename/}系统底层数据涌现，这些新中枢的代号为“M0/M1 集群”，它们绝非旧版能效核的糟塌换皮，滚球app而是源自超等核的全新中位架构缱绻。
L1 教唆缓存L1 数据缓存L2 缓存基础时钟频率最大时钟频率M5/M5 Pro/M5 Max super core192KB128KB16MB per cluster1，308 MHz4，608 MHzM5 Pro/M5 Max performance core128KB64KB8MB per cluster1，344 MHz4，308 MHzM5 efficiency core128KB64KB6MB per cluster972 MHz3，048 MHz
硬件参数进一步说明了这两种中枢的骨子分辩。全新的“性能核”基础频率高达 1344 MHz，峰值频率可达 4308 MHz，仅比超等核的 4608 MHz 低 300 MHz。
同期，其每个 6 核集群领有 8MB 的 L2 缓存，远超传统能效核的 6MB。因此，在搪塞多线程任务时，这些性能核大略提供远超以往的高速推断撑执，而非只是用于后台省电。
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性能测试方面，比拟较上一代 M4 Max，满血版 M5 Max 的单核性能提高了约 10%，多核性能则自由提高 10% 至 12%（部分测试提高达 30%）。
收获于神经加快器的深度集成，其图形解决（GPU）性能竣事了 20% 至 35% 的显耀进步。与基础款 M5 比拟，M5 Max 的多核解决速率翻倍，图形性能更是飙升至三到四倍。
尽管性能大幅跃升，新芯片的能耗进展还是适合苹果的严苛圭表。在 Handbrake 视频编码的高负载测试中，M5 Max 的平均功耗较 M4 Max 加多了约 23%。
不外，收获于新“性能核”大略全程自由在 4.2 GHz 至 4.3 GHz 的高频区间启动，且未出现显然的性能降频，芯片的合座能效比还是与历代 Apple Silicon 保执合并高水准。
